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芯片设计核心 20%

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芯片设计核心 20% — 先搞清”谁在什么阶段做什么”

一句话：芯片项目 80% 的延期不是设计不出来，而是验证没做完就流片。记住全流程六阶段、PPA 三角、验证占 60–70% 工时，就抓住了这个行业的常识骨架。

🎯 这 20% 能解决哪些问题

常见困惑本质本页答案
前端和后端到底分工是什么不懂抽象层级见「全流程六阶段」
为什么芯片要做三年每轮流片都是数月与千万成本见「为什么慢」
PPA 能不能都要三者互相挤压见「PPA 三角」
验证为什么比设计人还多出错代价极高见「验证占大头」
流片失败的常见原因多是边角场景与工艺角见「Tape-out 清单」

一、全流程六阶段

graph LR
    S["① 规格<br/>Spec"] --> A["② 架构<br/>微架构"]
    A --> R["③ RTL 设计<br/>Verilog"]
    R --> V["④ 验证<br/>UVM/形式"]
    V --> B["⑤ 后端<br/>综合-布局-布线"]
    B --> T["⑥ 流片<br/>Tape-out"]
    T --> P["封装测试<br/>量产"]
阶段产物谁做关键问题
规格功能/性能/功耗/成本目标系统与产品做什么、不做什么
架构微架构图、模块划分架构师怎么拆、怎么算
RTL可综合的寄存器传输级代码前端设计时序与面积是否达标
验证测试平台、覆盖率报告验证工程师有没有漏场景
后端网表、版图、GDSII后端/物理设计时序收敛了吗
流片掩膜、晶圆代工厂工艺角是否覆盖

一句话分工：前端负责”逻辑对不对”，后端负责”物理上能不能造出来”。

二、为什么慢：一次流片 = 数月 + 千万级成本

环节典型周期
RTL 设计3–9 个月
验证6–12 个月（可与设计并行）
综合与布局布线2–6 周（多次迭代）
掩膜制作2–8 周
流片与封装测试2–4 个月

代价结构：先进工艺掩膜成本可达数千万美元。所以行业铁律是先仿真再流片，能软件验证就绝不用硅验证。

三、PPA 三角

维度衡量优化手段反向代价
Performance频率、吞吐流水线加深、并行面积↑、功耗↑
Power动态 + 静态功耗时钟门控、多电压域、降频性能↓
Area面积/成本资源共享、串行化性能↓、延迟↑

动态功耗公式：(P = \alpha C V^2 f)。降电压最有效（平方关系），这也是为什么低功耗设计优先调电压而不是调频率。

四、验证占大头

手段作用局限
定向测试覆盖明确功能点无法穷举
随机约束测试（UVM）自动生成大量场景需要好的约束与检查器
形式验证数学证明等价/性质成立状态空间爆炸
断言（SVA）实时检查协议规则断言写得好才有用

覆盖率三兄弟：代码覆盖率、功能覆盖率、断言覆盖率。功能覆盖率 100% 不等于没 bug，只等于”你想到的都测了”。

五、后端关键概念

概念一句话
综合RTL → 门级网表，含时序约束（SDC）
布局布线决定物理位置与连线，主导时序
时序收敛建立/保持时间全部满足，含工艺角（SS/TT/FF）
物理验证DRC（设计规则）、LVS（版图与网表一致）
时钟树综合让时钟偏差可控，否则建立时间难收敛

六、Tape-out 前清单

#检查项
1所有功能覆盖率目标达成，未覆盖项已评审
2跨时钟域（CDC）全部通过检查
3复位与上电时序仿真通过
4所有工艺角 + 电压/温度组合下时序收敛
5DRC / LVS / 天线效应检查通过
6功耗估算与封装散热匹配
7可测性设计（DFT/扫描链）覆盖率达标
8硅后调试通路（JTAG、观测点）预留

七、新手常见误解

误解纠正
设计完就流片验证与后端往往占一半以上时间
频率越高越好受功耗与散热限制
仿真通过就没问题未覆盖场景才是主要 bug 来源
后端只是”自动跑工具”时序收敛是反复手工权衡
用最先进工艺一定划算掩膜成本与良率决定性价比

📋 一页速查

问题答案
全流程规格→架构→RTL→验证→后端→流片
验证占比约 60–70% 工时
PPA性能、功耗、面积
动态功耗公式P = αCV²f
流片后能改吗基本不能，成本极高
最容易漏的检查CDC、工艺角、复位时序

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